先进封装 | 散热金刚石热沉

人工智能（Artificial Intelligence，AI）、深度学习、云计算、超级电脑等前沿技术正在引领着科技飞速发展，他们都有一个共同的特点：高性能芯片。
全球的科技界企业，如Google、Amazon、Intel、NVIDIA和AMD等都在投入巨大资源开发相关领域；中国的科技企业，如华为、阿里巴巴、百度、腾讯等也持续发力，为欣欣向荣的人工智能技术浪潮推波助澜。
未来，包括中央处理器（CPU）、图形处理器（GPU）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）等智能硬件芯片都将高速增长。

01摩尔定律放缓
自半导体及芯片发明以来，主流的发展方向是对摩尔定律的延伸。不断缩小的晶体管制程能够缩小芯片尺寸、提升芯片承载晶体管数，从而提升芯片算力、速度及性能、减小功耗、降低成本。
随着制程（栅极或沟道的等效宽度）工艺进入纳米级别，制程的提升越发艰难，主要的阻碍来自两方面。一是量子隧穿效应（短沟道效应的一种）使得晶体管漏电、芯片发热，导致芯片性能下降、功耗增加。虽然该技术难题已在部分实验室利用碳化硅等新材料取得小规模突破，但尚未发展至可商业化的程度。
另一原因是先进制程芯片研发和制造成本高居不下，良率却越来越低。根据 IBS和 Gartner预测，5nm 的总设计成本高达~5亿美元；EUV光刻机、掩膜等价格也随技术提升不断拉高芯片代工成本。同时，韩国媒体Chosunbiz消息，三星和台积电3nm半导体良率均难以超过60%（据称台积电3nm良率在55%左右）。低良率显著增加了芯片的制造成本和销售压力，苹果因此为其 A17处理器芯片谈下了更便宜的价格。
摩尔定律放缓，芯片特征尺寸已接近物理极限，先进封装技术成为延续摩尔定律的重要途径，主流厂商以期在不牺牲小制程芯片的高性能、小体积、低功耗的基础上，利用封装技术降低成本，弥补先进制程前进的困难。
先进封装是指通过优化连接，在同一个封装内集成不同材料、线宽的半导体集成电路和器件等方式，提升集成电路的连接密度和集成度的前沿封装形式和技术。目前，带倒装芯片（FC）结构封装、晶圆级封装（WLP）、系统级封装（SiP）、2.5D/3D 封装等均被认为属于先进封装范畴，其中2.5D/3D封装增速在先进封装多个细分领域中位列第一。

02什么是 2.5D封装

TrendForce报告指出，聊天机器人等生成式AI应用爆发式增长，造成了2023年AI服务器开发大幅扩张和对高端 AI芯片的高度依赖，在 2024年预计将带动先进封装产能增长30~40%。

先进封装处于晶圆制造与封测制程中的交叉区域，涉及 IDM、晶圆代工、封测厂商，市场格局集中。全球主要 6家厂商合计处理超过80%的市场份额，包括英特尔、三星 2家 IDM厂商，1家代工厂商台积电，及全球排名前三的封测厂商日月光、Amkor和JCET。

封装技术发展历程。图源：东吴证券研究所

根据Yole报告数据，2021年，先进封装市场规模约 375亿美元，占整体封装市场规模的44%，预计到2027年将提升至占比53%，约650亿美元。其中，2.5D/3D 封装多应用于(x)PU, ASIC, FPGA, 3D NAND, HBM, CIS 等。

半导体封装路线图。图源：yole

从发展历史来看，2.5D封装技术应用始于2010年代，是一种先进的异构芯片封装，能将多颗芯片做高密度的信号连接，集成进一个封装。它的主要特征包含三层立体结构：1）主芯片等多颗芯片长微凸块后倒装；2）含硅通孔 (TSV) 的介质层（Si interposer）制作凸块或锡球后，对应上下两层结构；3）将介质层倒装到基板上。

先进2.5D封装技术的三层特征结构。图源：Amkor

采用如此复杂的封装结构原因有很多，显示了2.5D封装的一些优点。为了满足运算速度不断提升的需求，内存与主芯片的物理距离越趋靠近。距离的减小意味着时间延迟的缩短和电子信号质量的优化，可实现更高速度，而且降低能耗。满足要求的硅介质层（Si Interposer）对接技术应运而生，封装技术进入到2.5D时代。

先进封装趋势。图源：Amkor

另一个原因是HBM数据并行位宽有 1024比特，HBM有大约 4,000个出球(输入/输出/电源/地)，与主芯片对接需要非常高的连接密度。传统的 FCBGA基板线宽已无法满足这样的高密度连接要求，必须升级至 2.5D硅介质层连接。

随着制程节点的推进，在高性能要求、SerDes高速传输需求、上市时间压力等整体综效的考量下，市场朝着系统级芯片（SoC）设计的发展步伐并不一致。部分将采用 2.5D异构芯片封装解决方案，将多颗SerDes 芯片与主芯片集成。

此外，还有一些良率方面的考量。功能强大的高端芯片需要更大的芯片面积，预计良率也较低。因此，在设计上将一个大芯片分解成多个较小的芯片，然后通过 2.5D异构芯片封装，就能提高良率并且降低成本。

在2.5D封装中，TSV（Through-Silicon Via）硅介质层技术能够实现高密度连接，它通过在芯片上穿孔并填充导电材料，实现芯片内、芯片间以及芯片与封装之间的垂直连接。此外3D TSV难度较高，仅有头部Foundry厂可以做，2.5D TSV通常比3D TSV尺寸更大，密度更小，制作难度更低，目前 OSAT封测厂可以加工。2.5D封装实现成本、性能和可靠性的完美平衡。

2.5D 硅介质层TSV连接。图源：Amkor

在完成硅介质层中段模块以后，它便能被贴合上封装基板，形成异构性 2.5D封装。在2011年Xilinx推出行业首个2.5D FPGA Vertext-V7时，负责封装的就是 Amkor，其在2009年开始研发2.5D封装。
Amkor 已经开发出两种主要的2.5D封装平台，基板上芯片（Chip on Substrate，CoS）和晶圆上芯片（Chip on Wafer，CoW）。CoS 于 2014 年开发完成，并导入大规模生产。CoW 平台为新的升级结构制程，在 2018年开始大规模生产。

CoS 制程首先将介质层贴合至基板，然后将多个芯片贴合至介质层，形成异构性封装。先完成制程中的 RDL（ReDistribution Layer，重布线层）之后，再将芯片贴装至 RDL介质层，这样的制程有个特别的名词— RDL First 或Die Last。这样的优点在于可以做中段试验，它能标记、淘汰不合格的半成品介质层，避免其再被封装而浪费其它昂贵的芯片，实现更高的良率。

CoS制程。图源：Amkor

CoW封装是从 CoS提升结构的下一代技术，它采用硅晶圆作为基板的晶圆级封装技术。相较之下，CoW首先将芯片贴合到介质层，然后晶圆级塑封，最后再将它们连接到封装基板上。此技术的优点是：能提供更强壮的物理结构，以满足更大芯片尺寸和更大介质层尺寸的封装技术要求。

晶圆级芯片封装。图源：Amkor

HDFO（High-Density Fan-Out，高密度扇出性封装）, 先将有微凸块的芯片贴合至 RDL 预布线的介质层，切单后再倒装至 FCBGA 基板以完成异构芯片封装。类似 CoW但是没有TSV结构的晶圆级封装，保持了高密度连线，出色的信号质量，进一步降低封装成本，是下一代的异构芯片封装的发展方向。HDFO 异构芯片封装已成功用于多种应用，包括网通、服务器，以及多种 GPU 和 FPGA 等结构。

HDFO封装互连芯片(a)，然后将中段组装产品贴合到基板(b)。图源：Amkor

在2.5D先进封装技术领域，台积电也给出了他们的答案——CoWoS——全称Chip on Wafer on Substrate。CoWoS由CoW和oS组合而来：先将芯片通过Chip on Wafer（CoW）封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接整合成CoWoS。CoWoS 技术能够提高系统性能、降低功耗、缩小封装尺寸，也为台积电在后续的封装技术保持领先奠定了基础。

CoWoS结构。图源：科技前线阵地

CoWoS的关键技术点主要如下。多芯片集成：将不同功能的芯片（如CPU、GPU、内存芯片等）集成到一个封装中，这些芯片可以采用不同的制造工艺节点，从而实现最佳的性能和成本效益组合。硅介质层（Interposer）：CoWoS技术的核心组件，提供了高密度的互连网络，其上的微凸块（μBumping）和TSV实现了芯片间的高速数据传输。高效散热：多芯片集成的封装需要有效的散热管理，CoWoS技术通过优化的封装设计和材料选择，可以实现高效散热，从而确保芯片在高负载下稳定运行。

CoWoS一般流程。图源：Tom聊芯片智造

扩展阅读-CoWoS一般工艺流程

1. Passivation：首先，对硅基板进行钝化处理，在表明生成氧化硅薄膜，以保护其表面免受环境影响。

2. TSV转换板形成：在钝化的硅基板上先刻蚀硅通孔，后电镀铜，完全填充硅孔，用于实现垂直方向的电气连接。

3. UBM工艺：在TSV转换板上沉积一层金属，作为后续植球的基底。

4. 临时键合：使用临时键合胶剂将TSV转换板（interposer）键合到载体carrier上。

5. Backgrinding：对硅基板的背面进行机械研磨，去除大部分材料，减薄晶圆。这一步骤使整个晶圆更薄，更适合叠加。

6. Si Etching, Passivation, and Cu Revealing：刻蚀去除多余的硅，镀氧化硅薄膜，并露出TSV的铜部分。

7. C4 Wafer Bumping：在芯片上形成凸点焊球，便于芯片间的电气连接。

8. 第二次临时键合：使用临时键合胶将TSV转换板键合到第二个载体（carrier #2）上，进行进一步的处理。

9. 去键合载体#1（De-bonding Carrier #1）：解键合将晶圆从第一个载体上分离。

10. Chip-on-Wafer, Underfill：将芯片通过倒装焊接到TSV转换板上，并进行底填充。图中只列出了一种芯片，一般在CoWoS有多种芯片，这里只是示意图。

11. 去键合载体#2和切割：通过解键合技术将TSV转换板从第二个载体上分离，并将其切割成一粒一粒的状态。

12. 封装：将11中的成品组装到封装基板上，并进行最终的测试和底填充。

03CoS/CoWoS散热方案

CoWoS封装允许更有效地分布和散热，有助于在高性能计算中维持稳定的温度，避免过热导致的性能下降或损坏。CoWoS包括多层高导热热沉结构，这些热沉层可以是铜或其他高导热材料，能够在封装内提供多层散热路径，有效地将热量从芯片传导到外部散热系统；TSV技术使得热量能够从芯片通过垂直方向高效传导，减少了水平传导带来的热阻，也减少了芯片之间的热干扰；同时，CoWoS可在封装中集成和专门设计更复杂的热管理结构，如热管、散热片等，减少热点和热积累问题，有效分散和传导热量来进一步提高散热效率。

在台积电已实现的CoWoS-S5带散热片的盖式封装解决方案中，其在盖子和芯片之间插入特殊的非凝胶型热界面材料（non-gel type TIM）。此前在封装中通常使用的热界面材料为凝胶型TIM，然而其 3~10 W·m^-1K^-1的热导率在可靠性测试后会出现严重的覆盖性能退化，无法满足高性能计算和人工智能领域对高功率的需求。新型非凝胶型TIM（膜），热导率超过20 W·m^-1K^-1，集成在CoWoS-S5中后可靠性测试结果优异。随着封装集成度的提升，散热重要性日益增加。

从散热角度来看，CoWoS封装技术为高功率和高性能应用提供了更优异的散热性能，但其工艺复杂、成本较高，相比CoS生产工艺需要额外的步骤和技术，例如晶圆级封装、多层热沉的集成和高性能材料的使用，通常都会增加制造成本。例如，NVIDIA Tesla V100 GPU就采用了台积电的CoWoS封装技术。

CoS 封装技术结构相对简单，芯片直接封装在基板上，这种简化结构减少了封装层次，有助于降低热阻。同时，由于芯片直接接触基板，热量可以有效地从芯片传导到基板上，再通过基板散热到环境中，热阻较低。如Intel Core i7-8700K 处理器就是采用该封装方式。

CoS技术旨在通过简化封装工艺来降低成本和复杂性，但在高功率散热应用场景下，CoS中直接接触的基板可能无法充分处理所有芯片产生的热量。通常，CoS会在芯片和基板之间增加热界面材料或直接在基板背面安装散热器。此外，由于 CoS技术的简单结构，热量从芯片到基板的传导可能不均匀，会导致出现热点问题，现有的有机或陶瓷基板散热能力不能满足需求，基板材料的选择和设计对其热管理性能也至关重要。

这时，常温下具有2000 W·m^-1K^-1热导率、优异的介电性能以及较低的热膨胀系数的金刚石热沉材料出现在人们的视野中，凭借这些无可比拟的优势，越来越受到人们关注。

04金刚石热沉散热解决方案

目前，常见的Si、SiC和 GaN等半导体材料热导率都相对较低，通常不超过 500 W·m^-1K^-1，而大功率电子器件功率密度可达 1000 W·cm^-2；同时，不同功能区域间的功率密度差异会导致芯片内部温度分布的不均，局部热点甚至是芯片平均发热功率密度的 5~10倍。

金刚石片或膜是目前自然界存在的最高热导率热沉材料，有望将积累的热量有效导出，达到理想的散热效果，已被广泛认为是提高半导体器件散热能力的未来方案之一。无论是单晶金刚石，还是多晶金刚石，其热导率均远大于其他衬底材料，可作为替代其他散热衬底材料的更优方案。

金刚石衬底 GaN-HEMT 器件热传输示意图[4]。

金刚石与半导体器件的连接方式决定了散热效果的优劣。金刚石若能与半导体材料直接连接，则可充分发挥金刚石热导率高的特性，因此直连工艺研究一直是研究热点。金刚石与半导体的直接连接主要方式有：1）金刚石与半导体间通过沉积工艺实现直接连接；2）金刚石与半导体间通过低温键合实现直接连接。

现有金刚石与半导体器件连接工艺的技术路线图[4]。

在制备好的半导体器件上直接沉积一层金刚石膜或在器件正面沉积金刚石钝化层可以提高器件向上的散热能力，但热膨胀适配问题仍会导致外延层开裂。同时，CVD工艺沉积金刚石散热层时，一般需要在高温（＞700℃）及高浓度的氢等离子体氛围下，会严重刻蚀 Si、SiC 和 GaN等半导体，导致其电学等性能严重下降。

为了避免直接外延生长需要的高温和氢等离子体环境，先利用外延生长工艺在衬底上沉积半导体材料，然后去除衬底，并与金刚石衬底进行低温键合的方法得到广泛研究。无论是多晶金刚石，还是单晶金刚石，都可作为低温键合的热沉基板，这大大降低了制备金刚石衬底的难度；并且半导体外延层和金刚石热沉基板可在键合前独立制备，这精简了金刚石基半导体器件的工艺。

低温键合工艺虽然规避了外延生长的难点，但要求金刚石热沉基板和半导体外延层表面平整、翘曲度小、表面粗糙度低(＜1 nm)，这对目前加工工艺挑战较大。此外，直接键合时的压力大小和保压时间等难以有效控制，导致试样在键合过程中易破碎，良品率较低，尤其是大尺寸的试样更是难以实现，目前还在实验室探索阶段，仅在毫米尺度的小尺寸芯片上获得过成功，还无法大规模应用。

虽然金刚石散热片最理想的应用方式是与芯片直连，但利用金属进行芯片与基板间的间接连接封装，在半导体行业是一种较成熟的工艺。常用的工艺有使用焊料（锡铅或无铅）的软钎焊、使用低熔点中间层（如金锡共晶合金）的瞬时液相扩散焊和纳米银低温烧结等方式。

常规纳米银需加压烧结，且烧结温度＞250℃，可成功应用于封装温度和使用温度均较高（通常大于250℃）的SiC和GaN等芯片连接，但无法适用于硅芯片的大面积低温连接。而纳米银的大面积低温无压和低温低压烧结技术，是纳米银烧结工艺中的研究热点和难点，也是未来的关键性研究方向。金刚石CoS散热器件在高功率、高频等应用中有着广阔前景。

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